最近有人在網(wǎng)上詢問：“CPU每一代之間的差距體現(xiàn)在什么地方？”，以下選取一些芯片業(yè)從業(yè)者中經(jīng)典而詳盡的回答供讀者研究。

　　一、破布(知乎用戶):研究方向計(jì)算機(jī)體系結(jié)構(gòu)，處理器微結(jié)構(gòu)

　　這個問題可以分成兩個部分：

　　1. 每一代CPU的改進(jìn)到底在什么地方？

　　CPU的設(shè)計(jì)是一個系統(tǒng)工程，通?？梢苑譃槲⒔Y(jié)構(gòu)（學(xué)術(shù)界喜歡把micro-architecture翻譯成“微結(jié)構(gòu)”，傳媒上多見“微架構(gòu)”）、電路、器件，工藝這幾大層面，每個層面內(nèi)部都有很多細(xì)分方向，每個方向都有專家去研究，都有專門的工程團(tuán)隊(duì)在做。我現(xiàn)在接觸比較多的是微結(jié)構(gòu)這塊，所以我只說微結(jié)構(gòu)的改進(jìn)。

　　微結(jié)構(gòu)內(nèi)部有很多地方是可以修改的，下面僅列舉其中一部分：

　　(1)發(fā)射寬度（主要包括前端取指令的寬度、解碼寬度、dispatch/issue寬度、retire寬度）。

　　(2)分支預(yù)測（包括但不限于預(yù)測器結(jié)構(gòu)、預(yù)測準(zhǔn)確率、branchresolve的延遲、流水線回退的耗時以及寄存器重命名表能夠保存多少個分支的快照）

　　(3)亂序執(zhí)行窗口的大?。ò≧OB、ReservationStation）

　　(4)Cache（擴(kuò)充Cache大小、改進(jìn)組織結(jié)構(gòu)）

　　(5)Interconnect

　　(6)各種bypass、loopcache、etc.

　　每次Intel，AMD，IBM等巨頭推出的新架構(gòu)，您能在各大媒體上看到的新聞宣傳，大多是從這些地方的參數(shù)入手，比如說Haswell把亂序執(zhí)行窗口從168加大到192，諸如此類。

　　2. 對于普通消費(fèi)者而言，這些改進(jìn)最終會貢獻(xiàn)多大分量的性能差別？

　　上面列了這么多不明覺厲的術(shù)語，但是實(shí)際上，現(xiàn)在每一代新的CPU性能只能增長~10%左右。【出處為Hotchips2013DARPAMicrosystemsTechnologyOffice的DirectorRobertColwell所做的Keynote】

　　微結(jié)構(gòu)研究的黃金年代我認(rèn)為是在80年代~2005年前后，微結(jié)構(gòu)上的很多經(jīng)典成果，例如RISC，分支預(yù)測，超流水線這些東西，都是那時候火熱起來的，當(dāng)時的CPU性能提高比較快，這么多年過去，現(xiàn)在能挖的差不多都已經(jīng)挖出來了，處理器的基本微結(jié)構(gòu)已經(jīng)相對固化，剩下的是一些小幅度的增量式改進(jìn)，一點(diǎn)一點(diǎn)兒地?fù)感阅堋?/span>

　　現(xiàn)在業(yè)界的注意力已經(jīng)轉(zhuǎn)向其他方向，比如異構(gòu)計(jì)算的概念最近就被炒的很熱。

　　Bonus：CPU的性能瓶頸在什么地方？如何判斷？

　　對于不同的程序，性能瓶頸也是不同的，比如說有的程序指令緩存miss率很高，流水線前端取不到指令導(dǎo)致停頓，有的程序是因?yàn)橹噶钪孛麜r競爭寄存器的讀取端口，有的程序是因?yàn)閏ache裝不下工作集，所以很難一概而論。目前的大勢主要是訪存引發(fā)停頓。

　　通過CPU的參數(shù)判斷CPU的性能瓶頸，我個人認(rèn)為對于普通消費(fèi)者而言是做不到的。那種一看網(wǎng)媒上公布的粗略架構(gòu)圖就嫩判斷出CPU性能瓶頸的決不是仙人，而是異想天開的民科。那些巨頭公司的架構(gòu)師都是經(jīng)過多年訓(xùn)練經(jīng)驗(yàn)豐富，在大參數(shù)上犯下明顯錯誤的可能性幾乎為0，更不用說整個CPU是許多架構(gòu)師的通力合作。

　　判斷性能瓶頸需要做精確的量化分析，現(xiàn)在的CPU內(nèi)部一般都集成了成百上千個性能計(jì)數(shù)器，有perf之類的專用工具可以讀取這些地方的數(shù)值，統(tǒng)計(jì)各個不同部件的性能表現(xiàn)。這是一個比較專精化的領(lǐng)域，如果您想要了解這方面的知識，可以閱讀《計(jì)算機(jī)體系結(jié)構(gòu)：量化研究方法》作為起步。

　　二、吳恒:美國EE博士研究生在讀，主攻化合物、鍺半導(dǎo)體電子器件

　　看到大家基本都是從架構(gòu)系統(tǒng)級的角度去思考這個問題，我就從物理層給一個答案吧。

　　CPU是由無數(shù)晶體管組成的，架構(gòu)系統(tǒng)級管的是如何讓這無數(shù)MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)合理并且高效的運(yùn)行，物理層管的則是如何讓單個MOSFET運(yùn)行的更快。

　　關(guān)于工藝上的革新簡直數(shù)不勝數(shù)，十年前我們使用的CPU(以pentium4為例)的特征尺寸(criticallength也就是常說的線寬)為90nm，晶體管是平面MOSFET(planar-MOSFET)，現(xiàn)在我們用的Core4XXX系列的特征尺寸是22nm，晶體管用的是3D鰭式MOSFET(FinFET)。更小的特征尺寸意味著更大的驅(qū)動電流，更大的驅(qū)動電流意味著更快的響應(yīng)速度，于是CPU的速度更快。

　　在這十多年中，CPU經(jīng)歷了：

　　1.單核CPU到多核CPU的改變，不再用主頻來拼性能(主頻越高、功耗越大、散熱問題越嚴(yán)重)?！　　　　　　　　　　　　　　　?nbsp;       2.柵極氧化物：低K值二氧化硅(SiO2)到高k值二氧化鉿(HfO2)，用來解決隨特征尺寸減小帶來的柵極控制能力減弱的問題。

　　3.柵極氧化物兼容性要求：多晶硅柵極到金屬柵極(n型和p型不同金屬)。

　　4.傳統(tǒng)硅襯底到應(yīng)變硅技術(shù)(strainsilicon，應(yīng)變條件下Si半導(dǎo)體的載流子遷移率會得到非常大的提升,從而提高晶體管驅(qū)動電流)。

　　5.SiGe源漏級技術(shù)(用來降低晶體管接觸電阻，增大電流)。

　　6.特征尺寸的不斷縮小90-65-45-32-22nm，下一個目標(biāo)就是今年的14nm。(特征尺寸的縮小能帶來更大的驅(qū)動電流以及更高的晶體管集成度，進(jìn)一步增強(qiáng)CPU芯片的運(yùn)算速度和能力，同時也會帶來更多的散熱和功耗問題)。

　　7.3D晶體管技術(shù)(用來增強(qiáng)在短溝道條件下的柵極控制能力)。

　　8.SOI技術(shù),絕緣體上硅技術(shù)，由IBM提出,是IntelFinFET陣營以外的另一大技術(shù)陣營。

　　Moore定律驅(qū)動著半導(dǎo)體產(chǎn)業(yè)的不斷向前發(fā)展，其實(shí)在你不經(jīng)意之間,無數(shù)人的奮斗成果和新技術(shù)，以及數(shù)以億計(jì)的晶體管都被注入了那小小的1cm見方的硅片之中，這本身不就是一個很奇妙的事情嗎？

　　從另一個角度上說，其實(shí)我們在不經(jīng)意間參與了這人類歷史上最偉大和最先進(jìn)技術(shù)的變革之中了。最后送幾張圖

世界第一個集成電路(By Ti)

蘋果A7芯片的截面圖 圖中每一個針狀的結(jié)構(gòu)都對應(yīng)一個晶體管 (By Samsung)

3D 晶體管截面圖 注意比例尺  (By Intel)

一個完整CPU的截面圖 上層是金屬互連線 最下面的是晶體管